NVIDIA가 자사 첫 서버 CPU '베라(Vera)'를 설명하는 45쪽짜리 백서를 공개했다. 베라는 회사가 직접 설계한 올림푸스(Olympus) 코어를 중심으로 만든 칩으로, 하나의 모놀리식 컴퓨트 다이에 88개 코어를 담았다. 올림푸스는 Arm v9.2 기반의 10-와이드 아웃오브오더 코어로, 사이클당 10개 명령어 디코드와 최대 2개의 taken 분기 처리, 값 예측(value prediction), 그래프 프리페처, 코어당 2MB 전용 L2, 164MB 공유 시스템 레벨 캐시, 여덟 개의 LPDDR5X 인터페이스를 통한 1.2TB/s 대역폭을 내세운다. 종이 위 스펙만 보면 충분히 흥미로운 칩이다.
문제는 백서가 이 매력적인 설계 선택들을 x86에 대한 도덕극으로 포장하려 든다는 점이다. 전통적 동시 멀티스레딩(SMT)을 단순 시분할처럼 그리고, 설정 가능한 NUMA 토폴로지를 피할 수 없는 32노드 미로처럼 제시하며, SPEC 구성요소 네 개를 '에이전틱 벤치마크'로 명명한다. 정의가 불분명한 성능 카운터 비율을 인과관계의 증거로 승격시키고, 라벨 없는 그림 하나를 1.8배 강화학습 성과로 둔갑시킨다. 정작 아쉬운 점은 베라가 이런 도움을 필요로 하지 않는다는 데 있다. 독립적인 초기 테스트만으로도 올림푸스는 실제로 강력해 보이기 때문이다.
코어와 메모리는 진짜 강하다
올림푸스의 값 예측은 비교적 독특한 요소다. 코어가 결과값을 정확히 예측하면 종속 명령어들이 긴 지연 연산 뒤에 쌓이지 않고 계속 진행할 수 있다. 오래된 연구 영역이지만, 애플이 자사 코어에 값 예측을 쓴다는 사실이 밝혀졌고 AMD도 Family 17h(Zen 1·2)에서 일부 부동소수점 명령의 값을 예측할 수 있었다. 다만 AMD의 구현은 제한적이었고, 올림푸스는 애플 쪽에 가까운 폭넓은 구현으로 보인다. 반면 그래프 프리페처나 '뉴럴 분기 예측기'는 NVIDIA만의 발명이 아니다. 인텔은 2022년부터 데이터 종속 프리페처를 실리콘에 넣었고, AMD는 2012년 파일드라이버에서 퍼셉트론 분기 예측기를 도입했다가 이후 TAGE 기반으로 옮겨갔다. 생산자-소비자식 프리페칭이나 신경망 예측 자체는 새로운 아이디어가 아닌 셈이다.
메모리 서브시스템도 코어만큼 육중하다. 베라는 여덟 개의 SOCAMM2 LPDDR5X 모듈로 최대 1.5TB 용량과 1.2TB/s 대역폭을 구성하면서, 채워진 메모리 서브시스템이 약 50W만 소비한다고 주장한다. EPYC이나 제온 플랫폼은 더 큰 용량의 교체 쉬운 DIMM을 제공하지만, 그 유연성을 보드 면적과 전력으로 지불한다는 점에서 트레이드오프가 뚜렷하다. 더 중요한 건 NVIDIA의 자체 수치 외에 참고할 자료가 있다는 것이다. 지난 5월 포로닉스의 마이클 라라벨이 초기 베라 시스템을 돌린 결과, NVIDIA가 허용한 테스트 범위에서 베라의 기하평균은 5GHz EPYC 9575F보다 10% 높았고 제온 6980P의 1.55배, 그레이스의 1.63배를 기록했다. 공개 테스트상 가장 빠른 Arm 서버 CPU다.
다만 단서가 많다. 워크로드 범위를 NVIDIA가 정했고 주파수·전력 모니터링을 막았으며, 시스템은 양산 전 단계였고 테스트 기간도 하루뿐이었다. 넓은 커버리지는 베라가 실제 시장에 풀린 뒤에나 가능하다. 그럼에도 백서의 차트가 전부 환상이라는 해석은 기각할 만큼 결과는 견고하다. 그렇다면 남는 질문은 하드웨어의 우수함이 아니라, 백서가 주장하는 바를 실제로 증명하는가이다.
SMT와 NUMA 서사의 허점
백서의 첫 번째 기술적 오류는 SMT 설명에 있다. 그림 5는 'x86의 전통적 SMT'를 두 스레드가 파이프라인 단계를 번갈아 쓰는 그림으로 그리며, 베라의 '공간 멀티스레딩'은 자원을 분할해 기회주의적 시분할을 피한다고 설명한다. 그러나 이는 SMT 구현 방식을 오도한다. 실제 SMT는 페치·디코드·할당 단계에서 사이클 단위로 스레드를 선택하고, 실행과 메모리 접근 단계는 스레드 무관하게 두 스레드의 마이크로 연산을 같은 사이클에 처리한다. 두 스레드를 모두 먹일 수 있으면 자원이 놀지 않는다. 오히려 NVIDIA식 정적 분할은 한 스레드가 연산 병목에 걸려도 다른 스레드용으로 예약된 실행 자원 절반을 쓰지 못하게 만들 수 있다. 백서가 강조하는 이점도 성능이 아니라 '결정성, 격리, QoS'다. 게다가 형제 스레드가 끝난 뒤 올림푸스 코어가 단일 스레드 모드로 복귀하는 데 약 1만 사이클이 걸린다고 하니, 소프트웨어는 두 번째 스레드를 띄우는 데 신중해야 한다.
NUMA 서술도 비슷하다. NVIDIA는 대형 2소켓 x86 시스템이 최대 32개 NUMA 도메인을 노출할 수 있다고 하는데, 그 숫자 자체는 지어낸 게 아니다. 다만 이는 AMD 튜닝 가이드의 NPS4·NPS2·NPS1·NPS0 모드와 'LLC as NUMA' 옵션을 최대 세분화로 돌렸을 때의 한쪽 끝일 뿐, 칩렛 CPU의 필연적 경험이 아니다. 베라의 소켓당 한 도메인은 스케줄링과 메모리 배치를 단순화하지만, OS가 보는 NUMA 노드는 웜홀이 아니라 추상화다. 88개 코어와 분산 캐시, 다이 주변의 메모리 컨트롤러, 패킷 스위치 코히런시 패브릭이 만드는 물리적 거리는 평평한 토폴로지로 더 일관되게 만들 수 있어도 없앨 수는 없다. 정작 이를 정량화할 코어 간 히트맵은 코어 식별자도, 분포도, 측정 절차도 없는 색칠된 사각형으로 제시된다.
마지막으로 벤치마크 절은 CPU 백서가 어디선가 주운 AI 콘퍼런스 명찰을 달고 있는 대목이다. NVIDIA는 SPEC CPU 2026 정수 워크로드 네 개, 즉 CPython·GCC·LLVM·Cppcheck를 골라 '에이전틱 벤치마크'라 부른다. SPEC 자신은 이들을 파이썬 인터프리터, 두 개의 최적화 컴파일러, C/C++ 정적 분석기로 설명한다. 큰 명령어 풋프린트와 분기 위주 코드, 종속 체인을 자극하는 정당한 CPU 프로그램이며 에이전트가 이런 프로그램을 호출할 수는 있다. 그러나 여기엔 토큰을 서빙하는 모델도, 도구를 고르는 에이전트 런타임도, I/O에 블로킹되거나 컨텍스트를 검색하고 관찰을 정책에 되먹이는 과정도 없다. 코드 중심 파이프라인의 부분적 대리 지표로는 쓸 만하지만, 이를 '에이전틱 벤치마크'로 부르는 순간 부분적 겹침이 전체 워크로드를 대표한다는 주장으로 부풀려진다. 결국 베라 백서의 가장 강한 논거는 하드웨어이고 가장 약한 논거는 그 위에 두른 이야기다.